ИСТИНА |
Войти в систему Регистрация |
|
ИСТИНА ИНХС РАН |
||
Целью научно-исследовательской работы является разработка математической модели и дополнительных алгоритмов, реализующих высокоскоростное специальное преобразование информации.
The purpose of the research work is to develop a mathematical model and additional algorithms that implement high-speed special information transformation.
1. Архитектура и математические модели блоков высокоскоростного специального преобразования на основе ГОСТ Р 34.13-2015, ГОСТ Р 50.1.113-2016, ГОСТ Р 1323565.1.024-2019, интегрируемых в маршрутизируемый протокол безопасного соединения. 2. Макет на ПЛИС дополнительных алгоритмов (блоков) высокоскоростного специального преобразования на основе ГОСТ Р 34.13-2015, ГОСТ Р 50.1.113-2016, ГОСТ Р 1323565.1.024-2019 на языке описания аппаратных средств для проверки скоростных характеристик разработанного блока. 3. Отчетная документация.
Реализованы в виде аппаратных модулей многие криптографические примитивы.
1. Архитектура и математические модели блоков высокоскоростного специального преобразования на основе ГОСТ Р 34.13-2015, ГОСТ Р 50.1.113-2016, ГОСТ Р 1323565.1.024-2019, интегрируемых в маршрутизируемый протокол безопасного соединения. 2. Макет на ПЛИС дополнительных алгоритмов (блоков) высокоскоростного специального преобразования на основе ГОСТ Р 34.13-2015, ГОСТ Р 50.1.113-2016, ГОСТ Р 1323565.1.024-2019 на языке описания аппаратных средств для проверки скоростных характеристик разработанного блока. 3. Отчетная документация.
Хоздоговор, Разработка математической модели и дополнительных алгоритмов специального преобразования информации в сетевых контроллерах |
# | Сроки | Название |
1 | 1 марта 2022 г.-18 июня 2022 г. | Разработка архитектуры блока специального преобразования |
Результаты этапа: 1. Описание архитектуры блока специального преобразования. 2. Код математической модели на языке C/C++. 3. Описание математической модели и порядка работы с ней. 4. Научно-технический отчет по Этапу 1 НИР. | ||
2 | 20 июня 2022 г.-29 июля 2022 г. | Уточнение архитектуры блока специального преобразования с согласованным интерфейсом |
Результаты этапа: 1. Описание интерфейса аппаратного блока. 2. Описание уточненной архитектуры блока специального преобразования. 3. Исходный код аппаратного блока специального преобразования на языке Verilog. 4. Научно-технический отчет по Этапу 2 НИР. | ||
3 | 1 августа 2022 г.-30 сентября 2022 г. | Оценка теоретически достижимой частоты работы и производительности блока при реализации в виде микросхемы (ASIC) |
Результаты этапа: 1. Описание методики и результатов оценки теоретически достижимой частоты работы и производительности блока при реализации в виде микросхемы (ASIC). 2. Описание результатов имитационного моделирования работы блока на платформе FPGA. 3. Научно-технический отчет по Этапу 3 НИР. | ||
4 | 1 октября 2022 г.-16 декабря 2022 г. | Оформление блока специального преобразования в виде IP-блока |
Результаты этапа: 1. Исходный код аппаратного IP-блока специального преобразования на языке Verilog. 2. Документация на IP-блок спе- циального преобразования. 3. Научно-технический отчет по НИР. |
Для прикрепления результата сначала выберете тип результата (статьи, книги, ...). После чего введите несколько символов в поле поиска прикрепляемого результата, затем выберете один из предложенных и нажмите кнопку "Добавить".