Computing observability of gates in combinational logic circuits by bit-parallel simulationстатья

Информация о цитировании статьи получена из Scopus
Статья опубликована в журнале из списка Web of Science и/или Scopus
Дата последнего поиска статьи во внешних источниках: 26 сентября 2019 г.

Работа с статьей

Прикрепленные файлы


Имя Описание Имя файла Размер Добавлен
1. Полный текст s10598-019-09445-y_D8yZG9G.pdf 156,0 КБ 27 апреля 2019 [sgur]

[1] Telpukhov D. V., Nadolenko V. V., Gurov S. I. Computing observability of gates in combinational logic circuits by bit-parallel simulation // Computational Mathematics and Modeling. — 2019. — Vol. 30, no. 2. — P. 177–190. The observability of gates in a combinational circuit constitutes the strongest and most difficult to esti-mate error masking mechanism – logical masking. This mechanism is triggered when a fault occurs on a unobservable gate G, i.e., the signals on the primary circuit outputs are independent of the signal on the out-put of the gate G. In the general case, logical masking depends on the circuit state (the values of the signals on all its nodes). The state of a correctly operating combinational circuit in turn is uniquely determined by the set of input signals. Therefore, observability of the gate G (i.e., the probability that the logical masking mecha-nism is not triggered by an inversion fault on the given gate) is determined by the formula POG=iPXi* OGi, (1) where Xiis theith input vector,OGiis the observability of the gateGwith the given input vector (0 or 1),summation is over all input vectors. Computing all gate observabilities from (1), we can then estimate the fault-tolerance of the entire circuit. [ DOI ]

Публикация в формате сохранить в файл сохранить в файл сохранить в файл сохранить в файл сохранить в файл сохранить в файл скрыть