|
ИСТИНА |
Войти в систему Регистрация |
ИСТИНА ИНХС РАН |
||
Описание языка SystemVerilog – Unified Hardware Design, Specification, and Verification Language, Часть Vстатья
- Авторы: Гурьев Д.Е., Яицкова Г.А., Шубин Н.Ю., Селиванов И.В., Семашко А.В.
- Сборник: Сборник научных трудов под. ред. акад. РАН В.Б.Бетелина. ISBN 978-5-93838-049-3
- Год издания: 2013
- Место издания: НИИСИ РАН г. Москва
- Первая страница: 1
- Последняя страница: 115
- Аннотация: В работе рассматривается новая версия языка описания аппаратных средств System Verilog - стандарт IEEE 1800-2009 System Verilog "Unified Hardware Design, Specification and Verification Language". Эта версия является объединением Verilog-2005 и SystemVerilog-2005. Кроме того, в ней реализован прямой прогаммный интерфейс, расширен ряд функциональных возможностей, реализован новый стандартный алгоритм моделирования событий. В эту часть вошли разделы с двадцать второго по двадцать седьмой: Иерархические конструкции, Программы, Интерфейсы, Пакеты, Конструкции generate, Моделирование на уровне логических вентилей и переключателей. Описание снабжено рядом комментариев и дополнительными примерами, таблицами и рисунками. Выпуск описания языка планируется продолжить.
- Добавил в систему: Гурьев Дмитрий Евгеньевич